Tugas Arsitektur Komputer
Hi....Semuanyaa.
Assalamu'alaikum warahmatullahi wabarakatuh
Kali ini saya akan membahas tentang pengertian flip-flop, macam - macam flip flop dan kebenerannya.
Apa itu flip-flop?
Flip-flop sering disebut juga latch, karena ketika rangkaian flip-flop mencapai satu state, maka state tersebut akan dipertahankan meskipun terjadi perubahan masukan.
Ada tiga macam rangkaian flip-flop. Yaitu:
1. RS flip-flop
2. D flip-flop
3. JK flip-flop
RS flip-flop
Flip-flop ini merupakan flip-flop yang mendasari semua jenis flip-flop. Membuat rangkaian RS flip-flop cukup mudah, yaitu dengan menggunakan gerbang NOR.
Rangkaian RS flip-flop memiliki 2 (dua) masukan yang diberi label R sebagai Reset dan S sebagai Set. Cukup jelas ya, kenapa disebut RS flip-flop. Keluarannya pun ada 2 (dua) yaitu Q yang mengindikasikan kondisi set dan Q¯ yang mengindikasikan kondisi reset.
Cara kerja rangkaian:
1. Jika SET bernilai logika 0 (nol) dan Q sebelumnya bernilai logika 0 (nol) maka Q akan bernilai logika 0 (nol) dan dipertahankan (hold) pada nilai logika 0 (nol) tanpa memperdulikan nilai logika RESET di waktu yang akan datang.
2. Jika SET bernilai logika 1 (satu), RESET bernilai logika 0 (nol) dan Q sebelumnya bernilai logika 0 (nol) maka Q akan bernilai logika 1 (satu) dan akan dipertahankan pada nilai logika 1 (satu) tanpa memperdulikan perubahan nilai logika SET di waktu yang akan datang.
3. Jika SET bernilai logika 0 (nol), RESET bernilai logika 1 (satu) dan Q sebelumnya bernilai logika 1 (satu) maka Q akan bernilai logika 0 (nol) dan akan dipertahankan pada nilai logika 0 (nol) tanpa memperdulikan perubahan nilai logika RESET di masa yang akan datang.
4. SET dan RESET tidak boleh sama-sama bernilai logika 1 (satu).
Timing diagram:
Tabel Kebenaran RS Flip-flop:
D flip-flop dengan clock
Dengan menggabungkan masukan R dan S pada RS flip-flop, maka diperoleh D (Data) flip-flop. Kelebihan dari D flip-flop ini adalah keluaran flip-flop dapat dikendalikan hanya dengan satu masukan. Berikut ini rangkaian logika D flip-flop dengan clock.
Flip-flop tidak aktif ketika EN bernilai logika 0 (nol) atau low dan perubahan nilai logika D tidak berpengaruh pada keluaran Q. Ketika EN bernilai logika 1 (satu) atau high, maka flip-flop akan aktif, dan keluaran Q akan memiliki nilai logika sama dengan masukan D. Jika kemudian nilai logika EN dirubah menjadi 0 (nol) maka keluaran Q akan dipertahankan pada nilai logika terakhir.
Tabel kebenaran D flop-flop dengan clock:
JK flip-flop dengan clock
Pada RS flip-flop, terdapat kondisi terlarang yaitu ketika masukan R dan S sama-sama bernilai logika 1 (satu). Hal ini dapat diantisipasi dengan menggunakan rangkaian flip-flop berikut ini.
Rangkaian ini disebut JK flip-flop dengan clock. Pada flip-flop ini, keluaran Q dan diumpan balikkan menjadi masukan sehingga gerbang AND untuk masing-masing J & K memiliki 3 (tiga) tiga masukan. Meskipun diperbolehkan kedua masukan bernilai logika 1 (satu), nilai keluaran yang dihasilkan terkadang berosilasi antara 0 (nol) dan 1 (satu). Untuk mengatasi ini, dilakukan modifikasi pemicuan (pen-trigger-an) pada JK flip-flop. Modifikasi pemicuan dapat dilakukan dengan 2 (dua) jenis, yaitu positive-edge-triggered dan negative-edge-triggered. Berikut adalah contoh rangkaian positive-edge-triggered JK flip-flop:
Tulisan ini dikhususkan untuk tugas pertama saya di mata kuliah Arsitektur Komputer, teruntuk dosen yang telah membimbing tugas ini saya sangat berterima kasih.
Rangkaian ini disebut JK flip-flop dengan clock. Pada flip-flop ini, keluaran Q dan diumpan balikkan menjadi masukan sehingga gerbang AND untuk masing-masing J & K memiliki 3 (tiga) tiga masukan. Meskipun diperbolehkan kedua masukan bernilai logika 1 (satu), nilai keluaran yang dihasilkan terkadang berosilasi antara 0 (nol) dan 1 (satu). Untuk mengatasi ini, dilakukan modifikasi pemicuan (pen-trigger-an) pada JK flip-flop. Modifikasi pemicuan dapat dilakukan dengan 2 (dua) jenis, yaitu positive-edge-triggered dan negative-edge-triggered. Berikut adalah contoh rangkaian positive-edge-triggered JK flip-flop:
Secara prinsip, kedua jenis pemicuan tersebut tidak lah berbeda, hanya berkebalikan saja. Pada positive-edge-triggered JK flip-flop, flip-flop akan memproses masukan pada saat sinyal clock berubah dari 0 (nol) ke 1 (satu). Pemrosesan masukan ini yang akan menghasilkan keluaran. Keluaran akan berubah jika nilai masukan JK berubah pada saat terjadi perubahan clock dari 0 (nol) ke 1 (satu) berikutnya. Perubahan sinyal clock dari 1 (satu) ke 0 (nol) tidak mempengaruhi kondisi JK flip-flop.
Tabel kebenaran JK flip-flop dengan clock :
Tulisan ini dikhususkan untuk tugas pertama saya di mata kuliah Arsitektur Komputer, teruntuk dosen yang telah membimbing tugas ini saya sangat berterima kasih.
Komentar
Posting Komentar